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Die Organisation der sp’für
Wie angegeben, Intel8086(88) hat die sp’deaktiviert 1 MB. Um, um адресования für eine solche Anzahl von Zellen, Sie müssen die 20-bit-Zeiger. Da der index der Befehle IP (wie die anderen Register MP hat 16 Entladungen, das MP hat keinen direkten Zugriff auf den gesamten Speicher. Dieses Problem mit Hilfe der Segmentierung sp’für, das heißt, die Trennung von seiner Teile. Die Organisation Segment
Die Trennung ist, so, dass jedes Segment enthält bis zu 64 Kb (65 536 Bytes). Die Startadresse kann festgelegt werden, die Programm-und immer muss beginnen, mit 16-Byte-Grenzen. Wir werden erinnern, der Austausch von Informationen zwischen MP und sp’Speicher erfolgt mit Hilfe von physikalischen Adressen.
Das Programm häufiger verwendet logische Adressen, was bietet die Möglichkeit, notieren Sie den Befehl ohne Vorherige Bestimmung des Ortes, wo wird dieser Befehl befindet sich in der sp’für. Die logische Adresse hat zwei Komponenten.: Basis-Segment und offset-Werte innerhalb des Segments. Sobald die interface-Box zugreift sp’für, Addierer Adressen (AGR) bilden die physikalische Adresse nach der Regel: der Wert der Segment um vier Entladung nach Links und die daraus resultierende 20-bit-Zahl addiert wird, der zu einer Verschiebung.
Basisadressen Segment erhalten Teilung der physischen Adresse anfangs-Zellen-Segment auf 16. Diese Adresse finden Sie in der Segment-Register (also, MP 8086 kann gleichzeitig bis zu vier Segmente). Auf das Segment überlagert ist nur eine Einschränkung: er sollte am Rande der sechzehn Bytes (d.h. die physikalische Adresse der Grundschule Zelle muss teilen 16).
Wenn ein Segment in einer bestimmten Weise zu einem bestimmten, das Register-Zeiger verwendet werden können, um der Adress-Behandlung zu jedem Byte oder Wort in diesem Segment. Also, MP hat nur Zugriff auf 64 Kb sp’für, und адресования zu 1 MB ist nur möglich mit der Anwendung der Register-Segmente. Dies ist einer der Nachteile MP sieben’. 8086 (88). Zum Beispiel, MP Motorola MS 68000 (enthält die 32-bit-Register-Zeiger) kann direkt anzusprechen, bis 16 MB sp’für. ЩШ
Wie oben angegeben, MP hat vier Register-Segmente. Also, gleichzeitig markieren die vier Segmente angesprochen :
• Team-CS;
• Daten DS;
• optionale ES;
• стековый SS.
Die Segmente miteinander verbunden werden können (Und, Mit), getrennt (Mit, E), teilweise überlappen (In, D; E, G) oder komplett (Und, Oder E, F).
Team-Segment enthält Maschinenwerkzeuge-Team, die wählt das Gerät Sternen’Kommunikation, und führt Executive-Gerät.
Segment-Daten verwenden, um je’ятовування Programme, Variablen und Konstanten.
Ein zusätzliches Segment bietet zusätzliche 64 Kb Arbeitsspeicher’für.
Стековый Segment enthält стековую Struktur mit einer Kapazität von bis 64 Kb.
Wenn alle Register Segmente geladen dieselbe Basis-Adresse, alle vier Segmente spiegeln die denselben Bereich des physischen Speichers.
Cache-sp’deaktiviert
Mit dem Ziel der Erhöhung der Geschwindigkeit beim Umgang mit CPU und RAM sp’Speicher in der Architektur 32-bit-Prozessoren implementiert eine solche Hierarchie sp’für, das erfordert eine relativ große Kapazität und geringer Leistung dynamischen DRAM (Dynamic RAM) und mit geringerer Kapazität und mehr Leistung Cache-sp’für, oder statischen SRAM (Static RAM),
Die Frist “Cache” (cache) in unserem Fall entspricht dem Wert “Versteck” und das Geheimnis dieser Cache ist, der spezielle Controller-Cache kann vorsehen Verwendung Prozessor, einen bestimmten Teil der operativen sp’Speicher und im Voraus laden Sie in die Hochgeschwindigkeits-Cache- sp’deaktiviert. In der modernen Computer’Computern Cache-sp’die EPT basiert auf zwei- oder drei-Ebenen-Schema. First-Level-Cache (LI Cache) direkt integriert in die Kernel-Chip-Mikroprozessor, beginnend mit i486. Second-Level-Cache (Der L2-Cache) installiert ist auf dem Mainboard verbunden und an die speziellen internen Bus des Prozessors. Beginnend mit der CPU-P6-Cache der zweiten Ebene montiert im Gehäuse des Mikroprozessors. Die Kapazität des Cache höheren Ebenen erreicht hundert MB, und die Leistung über die Hälfte der first-Level-Cache. Third-Level-Cache basiert auf dem Mainboard, oder im Gehäuse des Mikroprozessors (verwenden Sie bei der Erstellung von Server-und Cluster-Systemen).
Caching sp’Speicher persönliche Computer’Maschinen
Nach der Bestimmung der Cache-sp’deaktiviert haben weniger Kapazität, als RAM, daher kann nicht speichern Sie eine Kopie der gesamten operativen sp’für. Diese Art der sp’Speicher speichert nur eine begrenzte Menge an Informationen und die Tabelle (die Liste der) Compliance-Daten Bereiche Haupt-sp’für. Darüber hinaus, nicht alle RAM-sp’deaktiviert, das ist der Prozessor, zwischengespeichert werden kann. Der Hauptgrund HIERFÜR gibt es die Möglichkeit der Controller-Cache.
Die Effektivität der Arbeit der Cache-Speicher’Speicher offensichtlich hängt davon ab, wie erfolgreich sind Ihre Daten, in denen das auftreten звернен. TEN CPU. Unterscheiden zwei Fälle:
• wenn als Ergebnis der Behandlung der CPU-Cache gefunden, passend f.
Wien Daten, vorher gelesen von Haupt-sp’für, das glauben, was passiert Cache-Treffer (cache-hit);
• wenn in der Folge der Behandlung CPU-Daten-Cache war der Meinung dass ein Cache-Fehltreffer (cache-miss). In diesem Fall muss der Prozessor die Daten Lesen aus der primären sp’für.
Inідношення die Anzahl der Cache-Treffer auf die Gesamtzahl der Zugriffe Faktor genannt Treffer, oder Erfolg. Prozentsatz der erfolgreichen Treffer, hängt hauptsächlich von dem Algorithmus Cache-Blöcke von Daten aus der primären sp’Speicher in den Cache.
Controller-Cache sorgt für die übertragung der Zeilen mit Daten einer bestimmten Länge (cache-line). Jede Cache-Zeile entspricht einem Block von Daten der Haupt-sp’Speicher und Informationen über die Adresse in der kopierten Daten und über Ihren Zustand. Wenn in der aktuellen Zeit in der Zeile spiegelt sich zuverlässige Informationen, dann eine Zeile nennen gültig (valid), sonst - ungültig. Informationen über Adresse, Daten-Einheit oder die Nummer der Seite und die Position der Zeile nennen-Tag (tag) und die FL’язаній mit dieser Zeile die Zelle speziellen Speicher’für Tags (tag-RAM). Die Variante секторованого Cache, in dem eine Zeile enthält Informationen über mehrere benachbarte Zellen (Sektoren).
Es gibt zwei Politik oder Strategie schreiben von Daten aus dem Cache in den sp’deaktiviert: write-through-WT (Write-Through) und das Feed-Aufnahme WB (Write Back). Pass-through-Aufnahme sieht die Ausführung jeder Schreibvorgang gleichzeitig und in Zeile Cache und operative sp’deaktiviert. Diese Strategie angewendet in der ersten Prozessoren i486. In modernen Prozessoren dominiert die Strategie der Feed-Aufnahme, dessen Wesen besteht in der Verringerung der Anzahl der Schreibvorgänge auf dem Systembus Hauptspeicher’für.
Abhängig von der Art der Anzeige Einheit primäre Speicher’Speicher auf die Cache-Zeile unterscheiden drei Arten von Architektur-Cache-sp’für:
• Cache direkte Anzeige (direct-mapped cache);
• voll assoziativen Cache (fully associative cache);
• наборно-assoziativen Cache (set-associative cache).
Stapel - es ist ein spezieller Bereich des Speichers’für. Der Adressierung in diesem Bereich steuert die groß-und Kleinschreibung oder Stack-Pointer SP. Wird diese sp’die EPT vor allem für die temporäre Speicherung von Inhalten Register. Genau vorübergehenden. Die wichtigste Sache zu verstehen, wie funktioniert Stapel. Und er arbeitet nach dem Prinzip first-come Letzte Weg. Stellen wir uns vor. Ich Loge Buch auf den Tisch. Dann oben noch ein Buch. Das erste Buch unten. Was rauszuholen mir zuerst entfernen Sie die Obere und erst dann bekomme ich Zugriff auf die erste. Aber das können Sie einfach in Ihr Leben ziehen. Kann. Stellen Sie sich vor ein paar Bücher bis zur Decke. Versuchen Sie, ziehen Sie die untere. Es gibt eine riesige Chance, dass Sie diesen Büchern und füllen Sie das.